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（原标题：解构Chiplet，区分炒作与现实）

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来源：内容来自半导体行业观察综合。

目前，半导体行业对芯片（chiplet）——一种旨在与其他芯片组合成单一封装器件的裸硅片——的讨论非常热烈。各大公司开始规划基于芯片的设计，也称为多芯片系统。然而，对于芯片架构的设计需要什么、哪些技术已经成熟可用以及哪些创新即将出现，仍然存在不确定性。

在 Chiplet 开始广泛应用之前，了解该技术及其配套生态系统至关重要。随着技术的不断涌现，Chiplet 已成为众多应用领域的有前景的解决方案，包括高性能计算、AI 加速、移动设备和汽车系统。

芯粒的兴起

直到最近，集成电路 (IC)、专用集成电路 (ASIC)、专用标准产品 (ASSP) 和片上系统 (SoC) 器件都是单片的。这些器件构建在一块硅片上，然后封装在专用封装中。根据用途，“芯片”一词可以指裸片本身，也可以指最终封装的组件。

设计单片设备的成本越来越高，规模化难度也越来越大。解决方案是将设计分解成多个更小的芯片（称为“芯粒”），这些芯片被安装在一个称为基板的共用基座上。然后，所有这些芯片都被封装在一个封装中。最终的组装是一个多芯片系统。

在此基础上，以下用例将阐述如何实现芯片组架构。分离 I/O 和逻辑是芯片组的一种用例，其中核心数字逻辑在尖端工艺节点上实现。同时，收发器和内存接口等 I/O 功能则转移到基于更老、更经济高效的节点构建的芯片组上。一些高端 SoC 和 FPGA 制造商采用这种方法，通过为每个功能选择最佳技术，有助于优化性能和成本。

光罩极限分区用例实现了超越当前约 850 平方毫米光罩极限的设计，并将其划分为多个芯片。例如，Nvidia 的 Blackwell B200 图形处理单元 (GPU) 采用双芯片组设计，每个芯片的面积约为 800 平方毫米。每秒 10 TB 的链路使它们能够像单个 GPU 一样运行。

同质多芯片架构将多个相同或功能相似的芯片（例如 CPU、GPU 或 NPU）集成在一个封装中或通过“中介层”（类似于 PCB 的连接层，但密度更高，通常采用光刻技术由硅制成）集成。每个芯片执行相同或相似的任务，并且通常采用相同的工艺技术制造。

这种方法使设计人员能够将性能和吞吐量扩展到单片芯片设计的物理和经济限制之外，主要是因为约 850 平方毫米的标线限制限制了单个芯片的尺寸，或者随着芯片尺寸的增加而降低产量使得解决方案成本过高。

大多数人听到“Chiplet”这个词时想到的往往是功能分解。这种架构将设计分解为多个异构芯片，每个芯片都以成本、功耗和性能最优的节点实现其特定功能。

例如，射频 (RF) 芯片可能采用 28 纳米工艺实现，模数转换器 (ADC) 和数模转换器 (DAC) 可能采用 16 纳米工艺实现，核心数字逻辑可能采用 3 纳米工艺制造。大型 SRAM 可能采用 7 纳米或 5 纳米工艺实现，因为 RAM 在更精细的几何尺寸下尚未实现显著的扩展。

企业计划转型或已经转型到基于 Chiplet 的架构的原因有很多，其中包括：

芯片可以构建比单个芯片更大的设计。

更小的芯片可实现更高的产量，从而降低总体制造成本。

芯片可以混合搭配一流的处理元件，例如 CPU、GPU、NPU 和其他硬件加速器，以及封装内存储器和外部接口和存储器控制器。

多芯片系统可能具有同质处理元件阵列以提供可扩展性，或具有异构元件集合以使用最有利的工艺实现每个功能。

基于模块化芯片的架构有助于基于平台的设计和设计重用。

生态系统仍需发展

虽然优势显而易见，但在基于 Chiplet 的架构实现广泛应用之前，必须克服诸多挑战。虽然 PCIe 等标准已经确立，但 UCIe 和 CXL 等芯片间 (D2D) 通信标准仍在不断涌现，生态系统的采用情况也参差不齐。同时，在一套通用标准下集成不同的 Chiplet 仍处于发展阶段，这使得构建可互操作系统的工作变得复杂。

有效的 D2D 通信还必须跨各种物理接口实现低延迟和高带宽。寄存器映射和地址空间曾经局限于单个芯片，现在需要扩展到构成设计的所有芯片组。诸如 AMBA CHI 之类的一致性协议也必须跨越多个芯片，这使得系统级集成和验证成为一个重大障碍。

要理解基于 Chiplet 系统的长期愿景，首先要了解当今板级设计通常是如何实现的。这通常需要设计团队从 Avnet、Arrow、DigiKey、Mouser 等分销商处选择现成的组件。这些组件都支持定义明确的行业标准接口，包括 I2C、SPI 和 MIPI，从而可以轻松连接和集成。

在当今的SoC设计方法中，单片IC通常是通过从多个值得信赖的第三方供应商获得软知识产权（IP）功能块的授权来开发的。设计团队还会创建一个或多个专有IP，以区分其设备与竞争产品。所有这些软IP随后都会被集成、验证并实现到半导体芯片上。

基于 Chiplet 设计的长期目标是构建完整的 Chiplet 生态系统。在这种情况下，设计团队将选择一系列由值得信赖的第三方供应商创建并通过 Chiplet 分销商采购的现成 Chiplet，这与目前的板级设计人员的做法不同。这些 Chiplet 将使用业界值得信赖的“黄金”验证 IP 进行预验证，从而实现预先设计的 Chiplet 的无缝集成，无需在流片前进行整体验证。

该团队还可以利用相同的验证 IP 开发一个或多个专有的芯片组。遗憾的是，这种基于芯片组的生态系统和行业标准规范水平预计在几年内都无法实现。即使是像 UCIe 这样的标准，其规范中也存在许多选项和变体，这意味着即使在考虑更高级别的协议之前，也无法保证两种不同的 UCIe 实现之间的互操作性。

当前形势

尽管 Chiplet 生态系统正在不断发展，但一些公司已在构建多芯片系统。在某些情况下，这涉及 AMD、英特尔和 Nvidia 等大型企业，它们掌控着开发流程的各个方面。规模较小的公司可能会与两三家公司合作，组建自己的微型生态系统。这些公司通常利用 UCIe 等 D2D 互连标准的现状，但通常会在此基础上实现自己的协议，并在流片前对所有 Chiplet 进行集成验证。

许多电子设计自动化 (EDA) 和 IP 供应商正在合作开发标准、工具流程以及至关重要的 VIP。这些公司包括 Arteris、Cadence、Synopsys 和 Arm，以及 SiFive 和 Tenstorrent 等 RISC-V 领导者。

如今，每个人都在追赶 Chiplet 的潮流。许多人对未来的奇迹夸夸其谈，但大多数都言过其实，缺乏实际成果。虽然真正基于 Chiplet 的生态系统可能还需要五到十年才能建成，但无论大小公司都已开始着手创建基于 Chiplet 的设计。

*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。

今天是《半导体行业观察》为您分享的第4102期内容，欢迎关注。

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